電気・電子

計装アンプ計算機

利得を計算し、利得抵抗を選択して内部出力電圧を確認します。

入力値

計算式—

図の三増幅器計装回路をモデル化します。差動利得と理想出力を計算し、内部電圧を入力した限界と比較します。簡易余裕チェックは実際の素子の完全な同相入力範囲を示しません。

差動入力例を使います。最終出力と両初段出力は選んだ使用可能区間に収まります。

R = 10 kΩ; RG = 1 kΩ; Rin = Rout = 10 kΩ
Vref = 0 V; V− = −5 V; V+ = 5 V
h = 0.2 V

想定される結果
Vin+ / Vin−	G	Vout	VA	VB	ΔVrail
1.01 / 1 V	21 V/V	0.21 V	0.9 V	1.11 V	3.69 V
4.9 / 4.9 V	21 V/V	0 V	4.9 V	4.9 V	−0.1 V

次に両入力を表の同じ高電圧に設定します。理想差動出力は消えますが、内部節点は余裕限界を超えます。

初段は同相入力電圧に反応します。差し引き後の出力が小さくても内部振幅余裕を失うことがあります。

RG 標準値が示すのは公称利得です。抵抗誤差、オフセット、有限の同相除去による誤差が加わります。

使えません。同相入力対出力範囲と基準端子要件を確認します。集積素子はこの簡略なディスクリート構成と異なる場合があります。